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| 成為伊莉的版主,你將獲得更高級和無限的權限。把你感興趣的版面一步步地發展和豐盛,那種滿足感等著你來嚐嚐喔。 [i=s] 本帖最後由 cchickenk 於 2011-10-29 06:19 AM 編輯 [/i]
如題~~~有大大可以幫忙ㄇ?? 或是有圖也可以~~感恩= =程式新手... ...請問有verilog大大可以教一下 測試電路怎麼寫嗎...或是哪邊可以爬文研究一下Orz.... 原始程式如下 module adder16(cin,a,b,sum,co); parameter n=16; input ci; input [n-1:0] a,b; output co; output [n-1:0] sum; reg [n-1:0] sum; reg co; reg [n:0] C; integer i;always@(a or b or cin) begin C[0]=cin; for(i = 0;i < n;i=i+1) begin sum[i]=a[i]^b[i]^C[i]; C[i+1]=(a[i]&b[i])|(a[i]&C[i])|(b[i]&C[i]); end co=C[n]; endendmodule; 原始碼跑完都沒有問題 不過請問大大測試電路要怎麼寫...抱歉不知道怎麼排版 所以程式碼都堆在一起了....... |
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